Brève présentation de mes activités d'enseignements
En poste à l’Enssat, Ecole Nationale Supérieure de Sciences Appliquées et de Technologie, depuis 1997, j’enseigne principalement des modules liés à l’électronique numérique. Plus précisément, mes interventions s’articulent autour
du langage VHDL,
de l’architecture des processeurs,
des systèmes d’exploitation temps réel.
Après avoir été responsable de la deuxième année de la spécialité Electronique et Informatique Industrielle, puis responsable de la 3eme année, j'ai pris la responsabilité
du pôle Electronique en 2010.
De septembre 2012 à aout 2015, j'ai assuré la responsabilité de la direction des études de l’Enssat.
Parallèlement à cela, j'ai la responsabilité pédagogique de l'investissement de l'université de Rennes 1 dans le consortium USTH de Hanoi.
Brève présentation de mes activités de recherche
Mes activités de recherche s'articulent autour de la définition de stratégies d'ordonnancement de tâches pour des architectures reconfigurables pour lesquelles l'aspect 3D et interconnexion est pris en compte.
Mon activité de recherche s’articule autour de la conception d’architectures reconfigurables. Il s’agit principalement de définir des nouvelles structures permettant de supporter l’exécution performantes des systèmes embarqués. Hautes performances et efficacité énergétique sont ciblées en veillant à respecter les contraintes d’utilisation du système. Dans ce cadre, mon activité de recherche se focalise sur les points suivants :
L’application du concept de reconfiguration dynamique aux hiérarchies mémoires pour system-on-chip. L’objectif global recherché est de limiter
l’empreinte énergétique de la partie mémoire d’un système. Nous avons notamment montré que l’application de ce concept de reconfiguration de la
hiérarchie mémoire offrait un potentiel d’optimisation important.
La caractérisation en consommation des architectures reconfigurables en vue de proposer des mécanismes de gestion efficace enénergie. Nous visons
la définition de modèles de haut niveau des ressources reconfigurables, ainsi que la modélisation énergétique du concept de reconfiguration partielle et dynamique. Ces travaux seront ensuite la base de la définition d’une stratégie d’optimisation à haut niveau qui sera intégrée dans l’operating system ;
La définition de services d’operating system permettant d’effectuer une gestion efficace de la ressource d’exécution reconfigurable. Nous avons défini un ordonnanceur spatio-temporel de tâches sur architecture hétérogène reconfigurable basé sur une structure en réseaux de neurones. Nous adressons de plus les aspects communications au sein des architectures reconfigurables, concept de Network-onChip ;
La définition de techniques de gestion de tâches pour un scheduling spatio-temporel sur des architectures 3D composées d’une couche multi- processeurs homogène et d’une couche reconfigurable dynamiquement. Nous adressons notamment la problématique de la prise en compte des coûts de communication entre les tâches, et étudions l’impact d’un passage par un réseau optique pour assurer les échanges de données entre les processeurs.
Thème d'enseignements
Mes principaux enseignements concernent plusieurs aspects des architectures de systèmes numériques :
les principes des architectures de processeurs ;
les architectures avancées de processeurs ;
le langage de description matérielle VHDL ;
la conception de systèmes basse consommation ;
le développement informatique pour systèmes temps réel.
J'assure mon service d'enseignement à l'Enssat à Lannion, mais j'interviens aussi
régulièrement auprès de Télécom-Bretagne et de l'Université de Bretagne Occidentale pour des cours sur la conception de systèmes low power.
De plus, j'ai assuré des interventions à Hanoi dans le cadre des enseignements du master ICT de l'USTH.
ARCHITECTURE DES PROCESSEURS
Mes enseignements concernant l’architecture des processeurs se décomposent en 2 parties,
la première concerne les principes de base de fonctionnement des processeurs,
alors que la seconde partie aborde les techniques avancées permettant d’augmenter les performances.
Dans le cadre de mes enseignements, j’ai développé et encadré les développements de plusieurs outils logiciels à but pédagogique afin d’illustrer des enseignements d’architectures des processeurs et de temps réel.
Concernant l’architecture des processeurs, les outils développés JSimVEM, JSimRISC et VPS constituent un ensemble de plate-formes pour des travaux pratiques. Ces outils sont utilisés par les étudiants de niveau Bac+3, Bac+4 et Bac+5 et permettent d’approfondir le fonctionnement des techniques avancées mises en œuvre dans les processeurs RISC récents : les techniques de prédiction de branchements, de branchements conditionnels, de transferts conditionnels sont quelques uns des mécanismes étudiés en cours et abordés en travaux pratiques sur des exemples concrets. Ces outils ont été développés au sein de l’ENSSAT.
Les outils précédemment cités ont fait l’objet de présentations sous forme de posters aux manifestations CETSIS 2011 à Trois Rivières au Québec.
Liste des outils
Le langage VHDL est enseigné du point de vue de la simulation.
L’utilisation de VHDL pour la conception de circuits et la synthèse est abordée par la suite par d’autres enseignements.
TEMPS REEL
Le cours de temps réel est abordé d’un aspect méthodologique en présentant une méthode de décomposition d’un problème, basée sur SART, et permettant de définir une solution au cahier des charges
La seconde série d’outils concerne l’illustration de la méthodologie SART abordée dans le cadre de l’enseignement temps réel avec les étudiants de niveau Bac+4. L’objectif de cette série d’outils est de mettre l’accent sur les aspects modélisation et méthodologie lors du développement d’un logiciel de contrôle de système de production. Le premier outil proposé permet de modéliser le système à contrôler, il s’agit d’un code Java assez facilement adaptable à des configurations contenant des éléments simples. Le second outil accepte une description XML d’un réseau de Pétri et peut être ”connecté” au modèle du système à contrôler. Une fois la ”connexion” établie entre le système à contrôler et le contrôleur décrit sous forme de réseau de Pétri, l’outil permet l’animation de ce réseau afin de vérifier le fonctionnement global du contrôleur. L’objectif du projet utilisant ces outils consiste ensuite, pour les étudiants, à développer le code du contrôleur en respectant la description SART réalisée.
L'outil développé a fait l’objet d'une présentation sous forme de poster à la manifestations CETSIS 2013 à Caen.
Responsabilités assurées à l'Enssat
A l'Enssat, j'ai assuré les responsabilités suivantes :
responsable de la 2eme année de formation d'ingénieur en électronique et informatique industrielle, de 2001 à 2004 ;
responsable de la 3eme année de formation d'ingénieur en électronique et informatique industrielle, de 2006 à 2010 ;
responsable du diplôme d'ingénieur en électronique et informatique industrielle, de 2010 à 2012 ;
directeur des études de l'Enssat, de 2012 à 2015.
De plus, j'ai été membre de plusieurs conseils de l'Enssat :
membre du conseil scientifique de 1999 à 2011 ;
membre du conseil de direction de 2003 à 2006, puis de 2011 à 2015 ;
membre du conseil de l'école de 2012 à 2015 ;
membre de conseil de perfectionnement du 2012 à 2015.
Responsabilités au niveau national
J'ai été membre du CNU (Conseil National des Universités) de la section 61 durant 6 années :
de 2009 à 2011, membre nommé ;
de 2012 à 2015, membre élu ;
de 2012 à 2015, membre du bureau de la section CNU 61 ;
de 2012 à 2015, membre de la CPCNU.
Responsabilités à l'international
J'assure depuis 2011 des responsabilités au sein du master ICT (Information and Communication Technology) de l'USTH (Université de Sciences et Technologies de Hanoi).
co-responsable du parcours Systèmes Embarqués du master ICT de 2011 à 2014 ;
responsable pédagogique pour l'Université de Rennes 1 au sein de l'USTH ;
responsable du master ICT depuis septembre 2015.
Introduction/Contexte
Dans le contexte de la conception des circuits intégrés, l’accroissement très important de la densité d’intégration a placé, depuis plusieurs années maintenant, les concepteurs en position d’intégrer des systèmes complets sur une seule puce de silicium. De l’ère de la conception de systèmes SSI 3, nous sommes actuellement passés dans l’ère de la conception de MPSoC 4. L’évolution vers ce type de systèmes a remis en cause les méthodes ainsi que les outils de conception. En effet, la complexité des systèmes à concevoir (du niveau applicatif jusqu’au niveau circuit) ne permet plus la maîtrise complète par une seule équipe de concepteurs, mais nécessite la collaboration de nom- breuses compétences couvrant les différents aspects mis en œuvre. De nos jours, la conception de SoC s’apparente à un ”jeu d’assemblage” de blocs pré-conçus dont il faut s’assurer de la cohérence et du bon interfaçage avec le reste du système. Ainsi, une multitude de blocs est envisagée afin de couvrir l’ensemble des besoins fonctionnels de l’application : cœurs de processeurs généralistes, cœurs de processeurs de traitement du signal, blocs d’inter- faces, mémoires, ...
Cela passe aussi par le développement de blocs de traitements spécifiques pour des besoins applicatifs très particuliers. Enfin, des blocs de logiques reconfigurables sont de plus en plus fréquemment mis à disposition du concepteur afin que ce dernier puisse créer des chemins de données spécifiques pour enchaîner des traitements plus ou moins occasionnels.
Face à la multitude de blocs fonctionnels disponibles, le concepteur doit disposer des moyens d’explorer le vaste espace de solutions qui s’offre à lui. Les méthodes de conception doivent donc proposer des solutions permettant d’aborder rationnellement l’ensemble des parties d’un tel système, des aspects logiciels aux aspects matériels en passant par le système d’exploitation.
C’est dans ce contexte que se placent mes travaux de recherche. Cette activité de recherche m’a permis d’aborder plusieurs thématiques que je résume dans la section suivante.
Encadrements de thèses soutenues
J.Gabriel COUSIN : thèse soutenue en septembre 1999, taux d’encadrement de 20 %, directeur de thèse : Michel Corazza.
Méthodologie de conception de cœurs de processeurs spécifiques : mise en œuvre sous contraintes, estimation de la consommation.
Joseph DEDOU : thèse soutenue en octobre 2000, taux d’encadrement de 30 %, directeur de thèse : Olivier Sentieys.
Synthèse de haut niveau d’architectures asynchrones en traitement numérique du signal.
Raofeng YU : thèse soutenue en juin 2002, taux d’encadrement de 70 %, directeur de thèse : Olivier Sentieys.
Estimation de haut niveau du placement et des interconnexions dans les circuits VLSI submicroniques.
Ekué KINVI-BOH : thèse soutenue en novembre 2006 , taux d’encadrement de 30 %, directeur de thèse : Olivier Sentieys.
Conception de circuits en logique ternaire : de la caractérisation au niveau transistor à la modélisation architecturale.
Erwan GRACE : thèse soutenue en 2010, taux d’encadrement de 50 %, directeur de thèse : Olivier Sentieys. Travaux réalisés en collaboration avec le CEA Saclay.
Hiérarchie mémoire reconfigurable.
Antoine EICHE : thèse soutenue en septembre 2011, taux d’encadrement de 70 %, directeur de thèse : Olivier Sentieys.
Ordonnancement temps-réel pour architectures hétérogènes reconfigurables à partir de structures de réseaux de neurones.
Robin BONAMY : thèse soutenue en juillet 2012, taux d’encadrement de 70 %, directeur de thèse : Olivier Sentieys. Travaux réalisé dans le cadre du projet ANR Open-People.
Modélisation de la consommation des circuits reconfigurables et gestion de la reconfiguration dynamique d’un point de vue énergétique.
Hai KHUAT : thèse soutenue en mars 2015, taux d'encadrement de 100%. Travaux financés par une bourse régionale.
Definition and evaluation of spatio-temporal scheduling strategies for 3D multi-core heterogeneous architectures.
Jiating LUO : thèse soutenue en juillet 2018, taux d’encadrement de 50 %, directeur de thèse : Daniel Chillet, co-directeur Cédric Killian.
Définition de protocoles de communications pour un réseau optique intégré pour architecture 3D multiprocesseurs.
Dung PHAM : thèse soutenue en décembre 2018, taux d’encadrement de 70 %, directeur de thèse : Olivier Sentieys.
Intégration d’un réseau optique intégré dans une architecture 3D multiprocesseurs.
Aymen GAMMOUDI : thèse soutenue en juin 2018, taux d’encadrement de 50 %, directeur de thèse : Daniel CHILLET, Mohamed KHALGUI.
Real-Time Scheduling of Reconfigurable Battery-Powered Multi-Core Platforms.
Encadrements de thèses en cours
Actuellement, j’assure l’encadrement des travaux de thèse des doctorants suivants :
Romain MERCIER : thèse à soutenir en 2021, taux d’encadrement de 25, Directeur de thèse Daniel Chillet, co-direction Angéliki Kritikakou, Cédric Killian.
Définition de protocoles de communications pour un réseau optique intégré pour architecture 3D multiprocesseurs.
Jaechul LEE : thèse à soutenir en 2021, taux d’encadrement de 50 %, directeur de thèse : Daniel Chillet, co-direction Cédric Killian.
Intégration d’un réseau optique intégré dans une architecture 3D multiprocesseurs.
Adrien GAONAC'H : thèse à soutenir en 2022, taux d’encadrement de 100 %, directeur de thèse : Daniel Chillet.
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Léo PRADELS : thèse à soutenir en 2023, taux d’encadrement de 50 %, directeur de thèse : Daniel Chillet, 50%, co-direction Olivier Sentieys, 50%.
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Autres encadrements de thèses
Sans être officiellement impliqué dans la direction de leurs travaux, j'ai toutefois participé à l'encadrement des thèses suivantes :
Imène BENKERMI : thèse soutenue en janvier 2007, directeur de thèse : Olivier Sentieys. Modèle et algorithme d’ordonnancement pour architectures reconfigurables dynamiquement.
Ludovic DEVAUX : thèse soutenue en novembre 2011, directeur de thèse : Didier Demigny. Interconnect flexible pour systèmes sur puce reconfigurable.
Encadrements de masters recherche
Karim NOUAR : stage de DEA STIR de l’Université de Rennes 1, en 1998-1999,
Taux d’encadrement : 20 %, Directeur des travaux : Olivier Sentieys.
Sujet : Impact des technologies submicroniques sur les méthodes de conception des systèmes intégrés.
Mickaël CARTRON : stage de DEA STIR de l’Université de Rennes 1, en 2003-2002,
Taux d’encadrement : 20 %, Directeur des travaux : Olivier Sentieys.
Sujet : Optimisations énergétiques d’une plate-forme adaptée aux réseaux de capteurs.
Imène CHAIEB : stage de DEA Systèmes de communication ENIT, Tunis, en 2003-2004,
Taux d’encadrement : 100%, Directeur des travaux : Daniel Chillet.
Sujet : Etude de l’application Mpeg2 et proposition de parallélisation en vue de son implémentation ”multi-threadée”.
Erwan GRACE : stage de MASTER STI de l’Université de Rennes 1, en 2004-2005,
Taux d’encadrement : 80%, Directeur des travaux : Daniel Chillet.
Sujet : Etude du concept de reconfiguration dynamique appliqué à la mémoire d’un SoC.
Lallit GARG : stage de MASTER STI de l’Université de Rennes 1, en 2005-2006,
Taux d’encadrement : 50%, Directeur des travaux : Daniel Chillet.
Sujet : Etude des solutions pour la réalisation d’un interconnect efficace au sein d’une zone reconfigurable de SoC.
Umer FAROOQ : stage de MASTER Sciences technologies et santé, mention sciences et technologies de l’informations et de la communication de l’université de Nice, en 2006-2007, Taux d’encadrement : 50%, Directeur des travaux : Daniel Chillet.
Sujet : Proposition d’une architecture d’interconnect pour la gestion des intercon- nexions au sein d’une zone reconfigurable.
Ludovic DEVAUX : stage de MASTER SISEA, en 2007-2008,
Taux d’encadrement : 50%, Directeur des travaux : Sébastien Pillement.
Sujet : Etude et implémentation du service de communication d’un OS pour la gestion d’un réseau flexible au sein d’un SoC reconfigurable.
Rachid DRIF : stage de MASTER SISEA, en 2008-2009,
Taux d’encadrement : 50%, Directeur des travaux : Daniel Chillet.
Sujet : Etude de la consommation des circuits reconfigurables FPGA.
Ferhat ABBAS : stage de MASTER SISEA, en 2009-2010,
Taux d’encadrement : 50%, Directeur des travaux : Daniel Chillet.
Sujet : Etude des langages de modélisation de systèmes en vue de la modélisation de la consommation.
Amine DIDIOUI : stage de MASTER SISEA, en 2009-2010,
Taux d’encadrement : 30%, Directeur des travaux : Olivier Sentieys.
Sujet : Modélisation de la consommation des mémoires au sein des systems-on-chip.
Surya NARAYANAN : stage de MASTER Delft, en 2009-2010,
Taux d’encadrement : 50%, Co-direction avec Sébastien Pillement.
Sujet : Communication Service and Dynamic Memory Management for hardware tasks executed on Dynamic and Partial Reconfigurable resources.
Rim ABID : stage d’ingénieur ENIS, en 2010-2011,
Taux d’encadrement : 100%.
Sujet : Développement d’outils d’analyse de la consommation pour des circuits reconfigurables .
Li LIANG : stage d’ingénieur ENIS, en 2010-2011,
Taux d’encadrement : 100%.
Sujet : Parallel Implementations of Hopfield Neural Networks On GPU.
Hoa LE : stage de MASTER SISEA, en 2011-2012,
Taux d’encadrement : 100%,
Sujet : Ordonnancement spatio-temporel pour architecture reconfigurable.
Yomna BEN JEMAA : stage d’ingénieur ENIS, en 2011-2012,
Taux d’encadrement : 100%,
Sujet : Aide à l’exploration pour l’implémentation d’applications sur architectures reconfigurables dynamiquement.
Gia-Tam PHAN : stage de master SISEA, en 2012-2013,
Taux d’encadrement : 100%,
Sujet : Definition of temperature model for FPGA circuit.
Hanen KHLIF : stage d’ingénieur ENIS, en 2012-2013,
Taux d’encadrement : 100%,
Sujet : Outils d’exploration d’architecture pour l’implémentation d’applications sur MPSoC reconfigurable.
Rajhans SINGH : stage B.Tech Electrical Engineering of Indian Institute of Technology Roorkee, mai - juillet 2014,
Taux d’encadrement : 100%,
Sujet : Tolérance aux fautes des réseaux de neurones de Hopfield pour l’ordonnan- cement de tâches au sein d’un multiprocesseurs.
Jiating LUO : stage de master ENS Lyon, mai - septembre 2014,
Taux d’encadrement : 50%,
Sujet : Protocoles d’allocation de longueurs d’ondes dans le cadre de communications on-chip supportées par un réseau optique intégré.
Dinh MA CHI : stage de master USTH Hanoi, avril - septembre 2015,
Taux d’encadrement : 100%%,
Sujet : Management of faults for reconfigurable circuits.
Horlando CHOUAN : stage de master SISEA, avril - septembre 2016,
Taux d’encadrement : 100%%,
Sujet : New strategy for management of faults for reconfigurable circuits.
Participations à des comités de conférences/lectures
Membre des comités de lecture de DCIS, NewCas, DSD, DASIP, RAW, ARC, WRC, RAPIDO, MCSoC, LP-EMS, GRETSI, Compas ;
Membre du comité d’organisation de DASIP depuis 2008 (Workshop on Design and Architectures for Signal and Image Processing) ;
Membre du comité de programme/lecture de MajecStic (MAnifestation des JEunes Chercheurs en Sciences et Technologies de l’Information et de la Communication) 2005, 2006, 2007 et 2008 ;
Membre du Conseil d’Administration du Gretsi depuis septembre 2013 ;
Organisateur d’une track Open-People dans la conférence Patmos 2011 à Madrid ;
Co-Program chair de Dasip 2011, Co-General chair de Dasip 2012 ;
Co-Program chair d’une track de EUC 2014 (IEEE/IFIP International Conference on Embedded and Ubiqui- tous Computing) à Milan en Italie ;
Membre du comité d’organisation du workshop RAPIDO depuis 2013 ;
General chair du workshop Rapido 2018, à Manchester, Grande Bretagne, Janvier 2018 ;
General chair du workshop Rapido 2019, à Valence, Espagne, Janvier 2019 ;
General chair du workshop Rapido 2020, à Bologne, Italie, Janvier 2020 ;
General chair du workshop Rapido 2021, à distance, Janvier 2021 ;
General co-chair de la session spéciale ''IoT for Health, Wellness and Personal Assistance'' lors de la conférence VLSI-SOC, Vérone, Italie, Oct 2018 ;
Editeur associé pour la revue International Journal of Real Time Image Processing, numéro spécial 2013 ;
Membre de l’Editorial Board de la revue International Journal of Real Time Image Processing ;
Relecteur pour les revues :
International Journal on Reconfigurable Computing ;
Journal of Low Power Electronics ;
Journal Sensors ;
Journal of Scheduling ;
Journal of Embedded Systems ;
Journal Applied Sciences ;
ACM Transaction on Reconfigurable Technology and Systems ;
ACM Transaction on Embedded Computing Systems ;
Microprocessors and Microsystems ;
International Journal of Real Time Image processing ;
Revue Nationale Technique et Science Informatiques.
Conférencier invité pour
Conférencier concernant la problématique de la conception de systèmes faible consommation aux écoles d’été Archi’03 (Roscoff, 2003), Ecofac’06 (Nice, 2006), EcoFac’10 (Plestin les Grèves, 2010) ;
Conférencier invité à Hanoi en décembre 2012, the 15th National Symposium of Selected ICT Problems, Em- bedded systems : An overview of Design Problematics for Embedded Systems ;
Conférencier invité à la conférence PATMOS’10, Workshop on Power And Timing Modeling, Optimization and Simulation, Open Power and Energy Optimization Platform and Estimator, SystemC as an intermediate modeling language, Grenoble, sept 2010 ;
Conférencier invité au workshop Optics’16, Workshop on Optical/Photonic Interconnects for Computing Systems, Dresden 2016.
Conférencier invité à l'école Fetch 2018, Ecole d'hiver Francophone sur les Technologies de Conception des Systèmes embarqués Hétérogènes,
Gestion des fautes au niveau tâche pour architectures MPSoC et Reconfigurables : Aspects multiprocesseur et reconfiguration dynamique.
Conférencier invité à l'école Fetch 2019, Ecole d'hiver Francophone sur les Technologies de Conception des Systèmes embarqués Hétérogènes.
Participations à des soutenances de thèses/HDR
Rapporteur pour les thèses suivantes :
2011, Umer FAROOQ, Lip6, titre du mémoire de thèse : Exploration and Optimization for Tree Based Heteroge-
neous FPGA Architectures.
2011, Imen BAHRI, Etis, titre du mémoire de thèse : Contribution of FPG-based System-on-Chip controllers
for embedded AC drive applications.
2012, Samuel GARCIA, Lip6, titre du mémoire de thèse : Architecture reconfigurable dynamiquement à grain
fin pour le support d’un système d’exploitation temps réel.
2012, Pascal COTRET, LabSticc, titre du mémoire de thèse : Protection des architectures hétérogènes multipro-
cesseurs dans les systèmes embarqués : Une approche décentralisée basée sur des pares-feux matériels.
2013, Joeffrey KRIEGEL, Leat, titre du mémoire de thèse : Caractérisation de la performance temporelle et de la consommation électrique de systèmes embarqués basés sur des plates-formes multiprocesseurs/coeurs et
mettant en oeuvre du logiciel temps réel.
2013,Oscar SANCHEZ,Télécom Bretagne,titre du mémoire de thèse:La montée end ébit dans les architectures
de turbo-décodage de codes convolutifs.
2013, Khaled BAATI, Leat, titre du mémoire de thèse : Stratégie de réduction des cycles thermiques pour
systèmes temps-réel multi-processeurs sur puce.
2014, Amel KHIAR, Etis, titre du mémoire de thèse : Virtualisation des communications et déploiement d’ac-
teurs matériels flot de données pour une plateforme hétérogène et reconfigurable dynamiquement.
2014, Khouloud Zine ELABIDINE, Lip6, Méthode de prototype virtuel permettant l’évaluation précoce de la
consommation énergétique dans les systèmes intégrés sur puce.
2015, Yahia BENMOUSSA, LabSticc, Performance and Energy Consumption Characterization and Modeling of Video Decoding on Multi-core Heterogeneous SoC and their Applications.
2016, Fouad SAHRAOUI, Etis, Vers des Nouveaux Services RTOS Offrant la Fiabilisation des Systèmes Reconfigurables Dynamiquement.
2016, Darayus PATEL, Lirmm, Test and Characterization Methodologies for Advanced Technology Nodes.
2016, Aymen TOUATI, Lirmm, Improving Functional and Structural Test Solutions for Integrated Circuits.
2017, Hamza CHNITER, Université Tunis El Manar, Faculté des Sciences de Tunis,
Real-time Scheduling Under Time and Energy Constraints in Reconfigurable Systems.
2017, Clément DEVIGNE, Université Pierre et Marie Curie,
Exécution sécurisée de plusieurs machines virtuelles sur une plateforme Manycore.
2017, Rola EL OSTA, Université de Nantes,
Contribution to Real Time Scheduling for Energy Autonomous Systems.
2017, André LALEVEE, Université Bretagne Loire,
Towards highly flexible hardware architectures for high-speed data processing: a 100 Gps network case study.
2018, Mariem MAKNI, Université Polytechnique des Hautes de France et de l'Ecole Nationale des Ingénieurs de Sfax,
High-level Area-Performance-Energy Estimation Framework for FPGA-based Accelerators.
Examinateur pour les thèses suivantes :
2011, Linfeng YE, LabSticc, XPSoC: Design and programming of self-adaptive MPSoC.
2011, Maria SOTO, LabSticc, Metaheuristics to memory allocation for embedded systems.
2011, Naim HARB, Lamih, Dynamically and Partially Reconfigurable Embedded System Architecture for Automotive and Multimedia Applications.
2012, Florent CAMARDA, Insa, Développement d'une architecture reconfigurable pour transformée de Fourier rapide.
2013, Laurent GANTEL, Etis, Hardware and Software Architecture for Heterogeneous and Dynamically Recon gurable Systems-on-Chip.
2015, Adrien BLANCHARDON, Lip6, Synthèse d'architectures de circuits FPGA tolérants aux Défauts.
2017, Wenhao WANG, Université de Cergy-Pontoise,
Design process for the optimization of embedded software architectures onto multi-core processors
in automotive industry.
2017, Kais BELWAFI, Université de Cergy-Pontoise,
Conception d’une architecture embarquée adaptable pour le déploiement des applications d’interface cerveau machine.
2018, Pierre-Yves PENEAU, Lirmm,
Intégration de technologies de mémoires non volatiles émergentes dans la hiérarchie de caches pour améliorer l'efficacité énergétique.
2018, Mohamad EL AHMAD, Lirmm,
Investigation of monitoring techniques for self-adaptive integrated systems.
2018, Benjamin ROUXEL, Université de Rennes 1,
Minimising communication costs impact when scheduling real-time applications on multi-core architectures.
Rapporteur pour les HDR suivantes :
2015, Alberto Bosio, Lirmm, titre du mémoire d’HDR : Test and Diagnosis of Integrated Circuits.
2016, Yannick Le Moullec, LabSticc, titre du mémoire d’HDR : Conception des systèmes embarqués : applications, algorithmes et architectures.
2016, Abdelhafid El Ouardi, Paris Sud, titre du mémoire d’HDR : Systèmes embarqués : Conception à base de COTS - Adéquation Algorithme Architecture.
2021, Audrey Queudet, Université de Nantes, titre du mémoire d’HDR.
Projets de recherche
Au cours de mes travaux de recherche, j’ai participé à des contrats de recherche et des projets en relation avec des partenaires universitaires et in- dustriels. Au travers de ces projets, j’ai poursuivi des activités autour d’axes de recherche en cours, mais ils ont aussi été l’occasion de développer de nouveaux axes notamment autour des aspects systèmes d’exploitation pour les architectures reconfigurables. Je ne liste ci-dessous que les projets récents.
Contrat de recherche avec Thomson CSF de Brest : Réalisation d’une étude relative aux techniques FPGA- ASIC, 1995. Il s’agissait de montrer l’apport des techniques de synthèse d’architectures par rapport aux capaci- tés des circuits FPGA. Mes travaux de thèse ont notamment été présentés à Thomson dont les applications cibles présentaient un volume de données important. J’ai été impliqué dans les travaux de synthèse d’architectures, et dans la rédaction des rapports de contrat.
Projet ITR (Informatique Télécommunication et Réseaux) MOCAT : Modélisation et Outils pour la Conception d’Architectures pour les Télécommunications. En collaboration avec Comatlas (Rennes), TNI (Brest), l’IRISA- INRIA (Rennes) et le LESTER-UBS (Lorient). Ce projet s’est déroulé de janvier 1997 à septembre 1998. L’ob- jectif de MOCAT consistait à expérimenter de nouvelles méthodes de conception permettant d’accélérer le passage de la définition d’une application à sa réalisation sur un ou plusieurs circuits intégrés. Une application réelle, un décodeur de Viterbi, fournie par Comatlas, a été abordée avec d’une part des outils commerciaux de conception de circuits, et d’autre part, avec des logiciels prototypes (Alpha, Gaut) et industriels (Sildex) développés par les partenaires du projet. Dans ce contexte, j’ai été impliqué dans des phases de synthèse d’ar- chitectures à l’aide de l’outil Gaut développé à Lannion.
Projet MVL : Multi-Value Logic, en collaboration avec la société Omnibase : Architectures et circuits en tech- nologie Sus-Loc. Il s’agissait principalement d’étudier l’intérêt de la logique multi-valente dans le cadre de la conception de systèmes et notamment en tentant de réaliser une comparaison entre deux cœurs de processeur, l’un en fonctionnant en binaire et l’autre en ternaire. Les résultats ont montré que s’il peut exister un intérêt à travailler en MVL, il faut que l’ensemble de la chaîne manipule ce format de codage dans le but de limiter l’im- pact énergétique des convertisseurs. Les études ont aussi montré qu’il était délicat de comparer des fonctions ternaires et binaires puisqu’il n’existe pas d’équivalent simple pour toutes les fonctions ternaires de base. Dans le cadre de ce projet, j’ai développé un outil de simulation de logique ternaire, développement réalisé en Java et permettant de vérifier le fonctionnement des portes logiques de base.
Projet PHRASE STSI du ministère de l’industrie, en collaboration avec STMicroelectronics et l’UBO, de 2001 à 2003 : Définition d’une plate-forme intégrée parallèle et hétérogène, Architecture et Logiciels. Il s’agissait de définir à la fois une architecture et une méthodologie de conception pour une architecture fortement parallèle.
Projet Télécom CNRS : MACGTT : Méthode d’aide à la conception des terminaux de télécommunications. Les partenaires de ce projet étaient l’I3S de Sophia Antipolis à Nice et le LESTER de l’Université de Bretagne Sud. Le projet s’est déroulé de Janvier 2000 à Décembre 2001 et a abordé la mise en commun d’outils de conception disponible au sein des différentes équipes et la définition d’un flot de conception général couvrant à la fois les aspects co-design et les aspects synthèse d’architectures. Mon implication concernait les méthodes et outils de synthèse d’architectures.
Projet RNRT MILPAT : Méthodologie et développement pour les InteLlectuals Properties (IP) pour Applica- tions Telecoms. Projet Exploratoire 1, Thème 4.a, appel d’offre du 21/09/2998, en collaboration avec France Télécom R&D et le LESTER, de 1999 à 2001. Le travail réalisé dans le cadre de ce projet a consisté d’une part à formaliser la méthode de spécification d’un IP comportemental et d’illustrer cette démarche à travers l’établissement d’une bibliothèque de base de composants virtuels dédiés au traitement du signal. Ces travaux ont donné lieu aux développements de deux outils au sein de l’équipe : IPDesigner, et IPCompiler. IPDesigner permet la définition d’un IP à partir d’un résultat de synthèse d’architectures, le second outil permet de fixer les paramètres applicatifs et de produire le code VHDL synthétisable du bloc IP en dérivant les paramètres appli- catifs en paramètres architecturaux. Ma participation à ce projet a été à la fois scientifique, mais j’ai également été impliqué dans le développement des deux outils mentionnés ci-dessus.
Projet SOCLIB : Mise à disposition d’une librairie libre de modèles de simulation interopérables de cœurs d’IP à destination des industriels et des laboratoires de recherche académiques. Projet regroupant 4 industriels, et 11 laboratoires académique. Projet soutenu par le CNRS et qui a été labélisé par l’ANR en 2006.
Projet RNTL OSGAR : Outils de Synthèse Générique pour Architectures Reconfigurables. Projet Exploratoire, thème 1, en collaboration avec le CEA, la société TNI Valiosys et l’Université de Bretagne Occidentale, 2002-2005. L’objectif général de ce projet a consisté à étudier et à développer une chaîne d’outils de synthèse de haut niveau capable de prendre en charge la description d’une application en langage C et de produire une des- cription pour un ou plusieurs circuits reconfigurables de type FPGA.
Projet ANR OversSoC : Méthodologie de validation et d’exploration des interactions entre les OS et les systèmes reconfigurables sur puce. Projet ANR ARA SSIA (Actions de Recherche Amont : Sécurité, Systèmes embarqués et Intelligence Ambiante), labélisé en 2005. En collaboration avec l’équipe Architecture du laboratoire ETIS (UMR CNRS 8051) et le groupe SYEL du laboratoire LISIF. Ce projet a débuté en décembre 2005 et s’est terminé en juin 2009. L’objectif de ce projet a consisté à proposer un flot d’exploration pour un système sur puce reconfigurable en prenant en charge l’exploration des services du système d’exploitation. J’étais le responsable scientifique et administratif de l’équipe CAIRN pour ce projet.
Projet ANR FosFor : Flexible Operating System FOr Reconfigurable platform. Projet ANR Architecture du futur, labélisé en 2007. En collaboration avec l’équipe Architecture du laboratoire ETIS (UMR CNRS 8051), le LEAT (UMR 6071) et Thales Research and Technology. Ce projet a débuté en janvier 2008 et aborde les aspects architecturaux des systèmes de type multi-processeurs sur puce en étudiant notamment l’implémentation maté- rielle de certains services d’un système d’exploitation. En plus de mon implication scientifique dans ce projet, j ’ai été le responsable administratif pour l’équipe CAIRN. Ce projet s’est achevé en décembre 2011.
Projet ANR Open-People : Plateforme ouverte pour l’estimation et l’optimisation de la consommation en puissance et en énergie. Projet ANR Systèmes Embarqués et Grandes Infrastructures, labélisé en 2008. En collaboration avec le LabSticc (UBS), le LORIA (Inria Nancy Grand Est), le LEAT (UMR 6071), le LIFL (Inria Lille) et Thales (Colombes). Ce projet a débuté en avril 2009 et aborde les aspects estimation et optimisation de la consommation des systèmes sur puce. L’objectif global du projet consiste à développer une plate forme matérielle et logicielle permettant l’implémentation d’applications sur des cibles matérielles en vue d’obtenir une estimation de la consommation énergétique. j’ai été responsable scientifique et administratif de l’équipe CAIRN pour ce projet. Ce projet s’est achevé en décembre 2012.
Projet 3D Optical Many Core : Ce projet a été déposé auprès du labex CominLab en décembre 2013, et a été labellisé en 2014. Le point de départ de ce projet est en relation avec la thèse de Hai KHUAT que j’encadre depuis novembre 2011. Il s’agissait d’étudier en quoi un réseau optique intégré pouvait être intéressant face aux réseaux classiques qui sont utilisés dans les SoC. Ce projet implique le laboratoire Foton, l’Inl et l’équipe Cairn. Après plusieurs tentatives de montage de projets, une soumission a pu être faite et a abouti à l’embauche de deux thésards et d’un PostDoc dans l’équipe. Pour ce projet, je suis responsable scientifique du challenge 1 qui a pour objectif de définir l’architecture et l’espace d’exploration englobant à la fois l’aspect 3D et le réseau optique intégré.
= $DepuisAnnee) {
$files[] = $dirname.$file;
}
}
}
closedir($dir);
$BIB_BIBFILES=$files;
#$BIB_BIBFILES=array("__BIBPERSO/BibPerso1992.bib");
//$BIB_BIBFILES=array("Essai.bib");
// Génération de la biblio
$myBIB=new Bibliography($BIB_BIBFILES);
//affichage de toutes les références bibliographique
echo $myBIB->dump("category",true);
?>
ENSSAT _ Université de Rennes 1
6 rue de Kerampont -- BP 80518
22305 Lannion, Cedex
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